
	ウェブで開くデザイン・ゲートウェイ Hot!ニュース 2021年12月号

Fintech向け超低レイテンシーネットワークIPコア
開発期間＆コスト削減に役立つ、リファレンス・デザインを準備

デザイン・ゲートウェイの低遅延ネットワークIPは、超低レイテンシを要求するFintechアプリケーションに対応するために専用に設計されており、超低レイテンシーEMACおよびCPU不要のオフロード・エンジンを提供します。
デザイン・ゲートウェイでは、システム固有の要件に合わせて、超低レイテンシ・ネットワークIPコアとFPGAロジック・カスタマイズ・サービスのトータル・ソリューションを提供致します。

Xilinx版超低遅延ネットワーク IP 詳しくはこちら	Intel版超低遅延ネットワーク IP 詳しくはこちら

FPGAだから実現可能な、ナノ秒レベルの「超低遅延」

超低レイテンシー EMAC(LL10GEMAC-IP)は、MACレイヤとPCS(Physical Coding Sublayer)の両方を実装し、ベンダ製10Gb PHY IPと直接インターフェイスします。また超低レイテンシー TCP/UDPオフロード・エンジンIP(LL UDP10GRx-IP, LL UDP10GTx-IP, TOE10GLL-IP)は、CPUを必要とせずにTCP / UDPプロトコルスタックを処理し、超低遅延と高スループットを最適化するように設計されています。

超低遅延ネットワークIPコア Fintech向けリファレンス・デザイン紹介

超高速の金融取引(ATT)・デモ

デザイン・ゲートウェイの 超低遅延10GEMAC IPコアを使用した、超高速の金融取引(ATT)デモは、0.000126ミリ秒の超高速ラウンド・トリップ・レイテンシーを達成します。
※TCP→EMAC→UDPのループバック。データ幅32bit, 動作クロック322.265625MHz、パケットサイズ64バイト時。
AATデモリファレンス・デザインドキュメント┃AATデモ手順書

	16セッション・デモ
	マルチキャスト＆マルチセッションに対応する超低遅延UDP10GRx IPコアを使用した、16セッションリファレンス・デザインにより、多数の金融市場からのマーケット・データをリアルタイムに受信するアプリケーションの開発が可能になります。 16セッションリファレンス・デザインドキュメント 16セッションデモ手順書

YouTube最新動画

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Intel FPGA 対応デザイン・ゲートウェイのIPコアシリーズ	NVMeTCP10G-IP パフォーマンス・デモ Xilinx KCU105【NVMe over TCP】

技術資料アップデート情報

総合カタログ┃Vivado IPカタログにDG IPを組み込む
NVMe-IP シリーズ ┃TOE-IP シリーズ┃UDP-IP シリーズ
AS-IP (超低遅延ネットワークIP / tCAM-IP / SHA-256 IP / AES128/256 IP)
SDLink┃ターンキー・システム・ソリューション

展示会情報

インテル® FPGA テクノロジー・デイ 2021 (IFTD)
日時 : 2021年12月7-10日オンライン開催詳細

デザイン・ゲートウェイ講演

【ゲスト講演】
インテル® Agilex™ FPGA のパフォーマンス・アドバンテージ
【ミニ・プレゼンテーション】
完全ハードロジックのストレージ＆ネットワークIPコアシリーズ
【プレゼンテーション】
Fintechにも対応、CPU不要・超超低遅延ネットワークIPソリューション

SEMICON Japan 2021
日時 : 2021年12月15-17日, 会場 :東京ビッグサイト/ライブ配信詳細

新価値創造展2021
日時 : 2021年12月8-10日, 会場 :東京ビッグサイト/オンライン詳細