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先進的IPコア開発のエキスパート


Fintech向け低遅延ネットワークIPSuper Low Latency IP for Fintech

特長資料ダウンロードアプリケーション例
Design Gatewayの低遅延ネットワークIPは、高頻度取引(HFT)や高速取引(HST)等の超低レイテンシを要求するFintechアプリケーションに対応するために専用に設計されています。 またシステム固有の要件に合わせて、低レイテンシネットワークIPコアとFPGAロジックのカスタマイズのトータルソリューションを提供致します。 お問い合わせ下さい


特長

Low Latency 10GEMAC-IP (LL10GEMAC-IP)

  • 10G EMAC と PCS を一体化
  • Altera (Intel) 32ビット transceiver PHY (PMA) と直結
  • 超低レイテンシー、ラウンド・トリップ 65.1 ns (32bit @ 322.265625MHz I/F)
    • TX パス: 18.6 ns
    • RX パス: 21.7 ns
    • PMA: 24.8 ns
  • 最小Txパケットサイズ: 5バイト
  • Altera (Intel) 標準コアと比較し、低レイテンシー、省リソース、低価格

LL10GEMAC-IP ループバック・デモ

Low Latency UDP10GRx-IP

  • 純ハードワイヤード・ロジックでデザイン
  • CPUリソースやDDR等外部メモリなしで動作
  • マルチキャスト/ユニキャスト対応 (IGMPv2)
  • 4セッションに同時対応 (セッション数追加オプション対応)
  • 超低レイテンシの10GbE MACコア(LL10GEMAC-IP)と直結
  • 最小リソース・最小レイテンシに特化したHDL デザイン
  • RX Latency: 37.2 ns (@ 312.265625 MHz)
  • UDP10GTx-IP についてはお問い合わせ下さい

Low Latency TOE10G-IP

  • 純ハードワイヤード・ロジックでデザイン
  • CPUリソースやDDR等外部メモリなしで動作
  • 1セッション (マルチセッションはオプション対応可能)
  • 超低レイテンシの10GbE MACコア(LL10GEMAC-IP)と直結
  • 最小リソース・最小レイテンシに特化したHDL デザイン
  • RX Latency: 46.5 ns (@ 322.265625 MHz)
  • TX Latency: 6.2 ns (@ 322.265625 MHz, packet size < 45 bytes)


Fintech向けアプリケーション例 ブロック図



デザイン・ゲートウェイが提供するFintech向けネットワークIPとカスタマイズ対応可能なブロック
  • UDP10GTx / UDP10GRx, TOE10GLL, LL10GEMAC
  • カスタマイズ対応

資料ダウンロード

資料 Update (Revision)
プレゼンテーション 1.1J
ブロシュアー Rev2023Q4JA
LL 10GEMAC-IP データシート Rev1.1
リファレンス・デザイン ドキュメント Rev1.0
FPGA ボードセットアップ Rev1.0
ループバックデモ手順書 Rev1.0
評価デモファイル * (パスワード必須。お問い合わせ下さい) Arria 10 GX
LL UDP10GRx-IP データシート Rev1.0
リファレンス・デザイン ドキュメント Rev1.0
FPGA ボードセットアップ Rev1.0
デモ手順書 Rev1.2
評価デモファイル * (パスワード必須。お問い合わせ下さい) Arria 10 GX
TOE10GLL-IP データシート Rev1.1
リファレンス・デザイン ドキュメント Rev1.1
デモ手順書 Rev1.0
評価デモファイル * (パスワード必須。お問い合わせ下さい) Arria 10 GX
仕様の詳細については お問い合わせ下さい



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89/26 Amornpan 205 Tower1, 18th floor, Ratchadapisek7 (Nathong) Alley, Ratchadapisek Road, Din Daeng, Bangkok, 10400 THAILAND