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先進的IPコア開発のエキスパート

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Fintech向け低遅延ネットワークIPSuper Low Latency IP for Fintech

Design Gatewayの低遅延ネットワークIPは、高頻度取引(HFT)や高速取引(HST)等の超低レイテンシを要求するFintechアプリケーションに対応するために専用に設計されています。 またシステム固有の要件に合わせて、低レイテンシネットワークIPコアとFPGAロジックのカスタマイズのトータルソリューションを提供致します。 お問い合わせ下さい


特長

Low Latency 10GEMAC-IP (LL10GEMAC-IP)

  • 超低レイテンシ 32bit @ 312.5MHz インターフェース
    • TX Latency: 16ns
    • RX Latency: 9.6ns
  • Xilinx標準コア(10G MAC + PCS)より高性能、省リソース、低価格
  • DG製 超低遅延ネットワークIPに適合

Low Latency UDP10G Rx/Tx-IP

  • 純ハードワイヤード・ロジックでデザイン
  • CPUリソースやDDR等外部メモリなしで動作
  • マルチキャスト/ユニキャスト対応
  • 4セッションに同時対応 (4セッション以上はカスタマイズ対応可能)
  • IGMPv2規格のJoin/Leaveメッセージ対応
  • PCSと一体化した超低レイテンシの10GbE MACコア(LL10GEMAC-IP)と直結
  • 最小リソース・最小レイテンシに特化したHDL デザイン
  • RX Latency: 3.2 ns (1 cycles @ 312.5 MHz)
  • TX Latency: 6.4 ns (2 cycles @ 312.5 MHz, packet size < 45bytes)

Low Latency TOE10G-IP

  • 純ハードワイヤード・ロジックでデザイン
  • CPUリソースやDDR等外部メモリなしで動作
  • 1セッション (マルチセッションはカスタマイズ対応可能)
  • PCSと一体化した超低レイテンシの10GbE MACコア(LL10GEMAC-IP)と直結
  • 最小リソース・最小レイテンシに特化したHDL デザイン
  • RX Latency: 46.5 ns (@ 322.265625 MHz)
  • TX Latency: 6.2 ns (@ 322.265625 MHz, packet size < 45 bytes)

Fintech向けアプリケーション例 ブロック図



デザイン・ゲートウェイが提供するFintech向けネットワークIPとカスタマイズ対応可能なブロック
  • UDP10GTx / UDP10GRx, TOE10GLL, LL10GEMAC
  • カスタマイズ対応

資料ダウンロード

資料 Update (Revision)
プレゼンテーション 1.0J
ブロシュアー 2.6JX
LL 10GEMAC-IP データシート Rev1.1
リファレンス・デザインドキュメント Rev1.0
FPGA ボードセットアップ Rev1.0
ループバックデモ手順書 Rev1.1
評価デモbitファイル * (パスワード必須。お問い合わせ下さい) ZCU102
LL UDP10GRx-IP データシート Rev1.1
リファレンス・デザインドキュメント Rev1.1
FPGA ボードセットアップ Rev1.0
デモ手順書 Rev1.1
評価デモbitファイル * (パスワード必須。お問い合わせ下さい) ZCU102
TOE10GLL-IP データシート Rev1.1
リファレンス・デザインドキュメント Rev1.1
デモ手順書 Rev1.0
評価デモbitファイル * (パスワード必須。お問い合わせ下さい) ZCU102/ZCU106
仕様の詳細については お問い合わせ下さい



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株式会社デザイン・ゲートウェイ

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東京都小金井市中町3-23-17
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89/13 Amornpan 205 Tower1, 11th floor, Ratchadapisek7 (Nathong) Alley, Ratchadapisek Road, Din Daeng, Bangkok, 10400 THAILAND