Fintech向け低遅延ネットワークIPSuper Low Latency IP for Fintech
LL10GEMAC IP┃LLUDP10G IP┃LLTOE10G IP┃資料ダウンロード
Design Gatewayの低遅延ネットワークIPは、高頻度取引(HFT)や高速取引(HST)等の超低レイテンシーを要求するFintechアプリケーションに対応するために専用に設計されています。
またシステム固有の要件に合わせて、低レイテンシー・ネットワークIPコアとFPGAロジックのカスタマイズのトータル・ソリューションを提供致します。
お問い合わせ下さい
DGの低遅延IPコアと Xilinxの Accelerated Algorithmic Trading(AAT) オープンソース・リファレンス・デザインを使用したデモを、Alveo U50/U250カードで無償評価することが可能です。
仕様の詳細については お問い合わせ下さい
Design Gatewayの低遅延ネットワークIPは、高頻度取引(HFT)や高速取引(HST)等の超低レイテンシーを要求するFintechアプリケーションに対応するために専用に設計されています。
またシステム固有の要件に合わせて、低レイテンシー・ネットワークIPコアとFPGAロジックのカスタマイズのトータル・ソリューションを提供致します。
お問い合わせ下さいFintech向けアプリケーション例
DGの低遅延IPコアと Xilinxの Accelerated Algorithmic Trading(AAT) オープンソース・リファレンス・デザインを使用したデモを、Alveo U50/U250カードで無償評価することが可能です。
- LL10GEMAC-IP デモ with Xilinx ‘s AAT (無償評価デモをダウンロードする)
Xilinx AAT標準デザインと比較し 100ns 以上レイテンシを低減します。 - LL10GEMAC-IP & UDP10GRx-IP デモ with Xilinx AAT (無償評価デモをダウンロードする)
16 セッション 超低遅延 UDP IP で、複数金融市場からの市場データを同時に処理することが可能です。
特長
Low Latency 10GEMAC-IP (LL10GEMAC-IP)
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 DG LL 10G EMAC-IP + Xilinx AAT デモ  |
Low Latency UDP10G Rx/Tx-IP
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 DG LL UDP10GRx-IP 16 セッションデモ |
Low Latency TOE10GLL-IP
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 DG TOE10GLL-IP 32 セッションデモ |
資料ダウンロード
| 資料 | Update (Revision) |
| プレゼンテーション | 1.1J |
| ブロシュアー | Rev2.8JX |
| IP コア & オプション | データシート | リファレンス・デザインドキュメント | デモ手順書 | FPGA ボードセットアップ | 評価デモbitファイル * (パスワード お問い合わせ下さい) |  |
| LL 10GEMAC-IP | Rev1.1 | Rev1.0 | Rev1.1 | Rev1.0 | ZCU102 | |
| Accelerated Algorithmic Trading (AAT) デモ |
Rev1.0 | Rev1.1 | U50 U250 |
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| LL UDP10GRx-IP | Rev2.0 | Rev1.2 | Rev1.2 | Rev1.1 | ZCU102 KCU116 |
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| 16 セッション デモ | Rev1.0 | Rev1.0 | ZCU102 KCU116 |
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| TOE10GLL-IP | Rev2.0 | Rev1.2 | Rev1.1 | ZCU102 ZCU106 |
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| 32 セッション デモ | Rev1.0 | Rev1.0 | ZCU102 ZCU106 |
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| Accelerated Algorithmic Trading (AAT) デモ |
Rev2.0 | Rev1.1 | U50 U250 |
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仕様の詳細については お問い合わせ下さい
Alliance Partner
株式会社デザイン・ゲートウェイ
本社：
東京都小金井市中町3-23-17
R&D：
89/13 Amornpan 205 Tower1, 11th floor, Ratchadapisek7 (Nathong) Alley, Ratchadapisek Road, Din Daeng, Bangkok, 10400 THAILAND