![]() Breaking Latency Barriers in Stock Trading with AMD Xilinx AAT and DG Low-Latency IP cores ![]() ブログ記事で読む ![]() |
![]() The Enhanced Xilinx's Stock Trading (AAT) demo by integrating DG's Low-Latency IP cores ![]() ブログ記事で読む ![]() |
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![]() ![]() DG LL 10G EMAC-IP + Xilinx AAT デモ ![]() |
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![]() ![]() DG LL UDP10GRx-IP 16 セッションデモ ![]() |
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![]() ![]() DG TOE10GLL-IP 32 セッションデモ ![]() |
資料 | Update (Revision) |
プレゼンテーション | 1.1J |
ブロシュアー | Rev2023Q4JX |
IP コア & オプション | データシート | リファレンス・デザインドキュメント | デモ手順書 | FPGA ボードセットアップ | 評価デモbitファイル * (パスワード お問い合わせ下さい) | ![]() |
Accelerated Algorithmic Trading (AAT) デモ |
Rev2.0 | Rev1.1 | U50 U250 |
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LL 10GEMAC-IP | Rev1.2 | Rev1.1 | Rev1.1 | Rev1.0 | ZCU102 | |
Accelerated Algorithmic Trading (AAT) デモ |
Rev1.1 | Rev1.2 | U50 U250 |
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LL UDP10GRx-IP | Rev2.0 | Rev1.2 | Rev1.2 | Rev1.1 | ZCU102 KCU116 |
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16 セッション デモ | Rev1.0 | Rev1.0 | ZCU102 KCU116 |
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TOE10GLL-IP | Rev2.0 | Rev1.2 | Rev1.1 | ZCU102 ZCU106 |
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32 セッション デモ | Rev1.0 | Rev1.0 | ZCU102 ZCU106 |
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